Les retimers répondent aux spécifications PCIe 6.0 

Microchip Technology lance les retimers PCIe 6.0 et CXL 3.1 des séries XpressConnect conçus pour prendre en charge l'expansion de la mémoire et la désagrégation des ressources au sein des réseaux d'IA. Ces circuits de conditionnement de signal visent à résoudre les goulots d'étranglement liés à la latence et les limites de portée des signaux à travers les interconnexions des serveurs informatiques.

Résoudre l'intégrité du signal à 64 GT/s
Les architectes de centres de données sont confrontés à des contraintes physiques concernant la portée du signal alors que les vitesses d'interconnexion atteignent 64 GT/s. À cette bande passante, les limites d'intégrité du signal restreignent l'évolutivité du système, ce qui se traduit souvent par des ressources de mémoire sous-utilisées à travers les grands clusters de GPU. Les retimers XpressConnect étendent la portée du signal électrique au-delà des limites conventionnelles des architectures PCIe Gen 5 et Gen 6. Cette extension facilite les interconnexions entre les cartes mères, les cartes d'extension et les câbles, tout en respectant les budgets thermiques et énergétiques requis pour les clusters de calcul à haute densité.

Réduction de la latence et désagrégation du calcul
Pour maximiser l'utilisation des accélérateurs d'IA et des déploiements denses de GPU, les goulots d'étranglement liés au transfet de données doivent être minimisés. Les nouveaux retimers offrent une latence de broche à broche inférieure à 12 nanosecondes, ce qui constitue une amélioration de 80 % par rapport aux exigences de base des spécifications PCIe 6.0. 

Interopérabilité de l'écosystème et diagnostics
En tant que composants basés sur des normes, les retimers XpressConnect prennent en charge plusieurs configurations de bifurcation de voies, y compris les configurations 1x16, 2x8 et 4x4, ainsi que la prise en charge du branchement à chaud et les mécanismes d'intégrité des données de bout en bout. Ils sont rétrocompatibles avec les plateformes PCIe Gen 3, Gen 4 et Gen 5 et s'intègrent directement aux commutateurs Switchtec PCIe Gen 6 de 3 nm existants, aux contrôleurs Adaptec SmartRAID, aux adaptateurs de bus hôte (HBA) et aux contrôleurs Flashtec NVMe.

Pour la surveillance et le débogage du système, les composants s'interfacent avec l'écosystème de diagnostic ChipLink via la liaison PCIe principale ou des interfaces auxiliaires telles que UART, TWI et EJTAG. Cela permet aux opérateurs de capturer des diagrammes de l'œil 2D en temps réel et la télémétrie PAM4 (Pulse Amplitude Modulation with Four Levels) afin d'évaluer l'intégrité de la liaison et de réduire les coûts de diagnostic lors du déploiement du système.

Contexte supplémentaire
Cette section détaille les spécifications techniques et l'analyse comparative de la concurrence qui ne sont pas incluses dans l'annonce originale du produit.

La transition vers le PCIe 6.0 introduit la signalisation PAM4 (Pulse Amplitude Modulation with Four Levels), qui offre une bande passante de 64 GT/s mais souffre d'une dégradation du signal plus élevée sur les distances physiques par rapport au codage NRZ (Non-Return-to-Zero) utilisé par le PCIe 5.0. Sur le marché des solutions de conditionnement de signal PCIe 6.0, des entreprises telles qu'Astera Labs fournissent des retimers CXL 3.1 et PCIe 6.0 comparables. La série Aries PCIe 6.0 d'Astera Labs spécifie une latence de broche à broche dans la plage inférieure à 10 ns, ce qui sert de référence directe par rapport à la latence inférieure à 12 ns spécifiée pour les retimers XpressConnect. Les deux solutions mettent l'accent sur un logiciel de télémétrie PAM4 — COSMOS pour Astera Labs et ChipLink pour Microchip — pour surveiller les marges de liaison en temps réel, indiquant que la télémétrie de diagnostic intégrée est une exigence technique standard pour les systèmes de mémoire désagrégée.

Publié avec l’assistance de l’IA par Aishwarya Mambet, rédactrice pour Induportals.

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